Increasing the speed of digital devices using the ASMD-FSMD method using non-blocking operators

封面

如何引用文章

全文:

开放存取 开放存取
受限制的访问 ##reader.subscriptionAccessGranted##
受限制的访问 订阅存取

详细

The ASMD-FSMD method for designing digital devices is considered, which consists of constructing a block diagram of an algorithmic state machine with a data path (ASMD), which describes the behavior of the device, and creating project code in Verilog in the form of a finite state machine with a data processing path. (finite state machine with datapath – FSMD). One of the directions for the development of the ASMD-FSMD methodology is the use of features of the hardware description language (HDL). A hypothesis has been put forward: in the ASMD-FSMD technique, it is possible to apply several non-blocking assignment operators to the same variable in one synchronization cycle, which will lead to an increase in device performance. The hypothesis put forward was investigated in the design of synchronous multipliers that implement the classical multiplication algorithms c and d. Experimental studies have confirmed the validity of the put forward hypothesis, while the speed of the multipliers increases two to three times, and the cost of implementation in most cases decreases compared to the traditional approach.

全文:

受限制的访问

作者简介

V. Solov’ev

Bialystok University of Technology

编辑信件的主要联系方式.
Email: valsol@mail.ru
波兰, Bialystok, 15-351

A. Klimovicz

Bialystok University of Technology

Email: valsol@mail.ru
波兰, Bialystok, 15-351

参考

  1. Gajski D.D., Dutt N.D., Wu A.C., Lin S.Y. High-Level Synthesis: Introduction to Chip and System Design. Boston: Kluwer, 1992.
  2. Auletta R., Reese B., Traver C. // Proc. Int. Conf.on Computer Design ICCD’93. Cambridge (МА). 3–6 Oct. 1993. N.Y.: IEEE, 1993. P. 178.
  3. Karfa C., Sarkar D., Mandal C. // IEEE Trans.2010. V. CAD-29. №. 3. P. 479.
  4. Hu J., Wang G., Chen G., Wei X. // IEEE Access. 2019. V. 7. P. 183435.
  5. Schaumont P., Shukla S., Verbauwhede I. // Proc.Design Automation & Test in Europe Conf. Verona. 11–14 Jul. 2005. N.Y.: IEEE, 2006. V. 1. P. 6.
  6. Zhu J., Gajski D.D. // Proc. 7th Int. Workshop on Hardware/Software Codesign CODES’99. Rome. 3 Mar. 1999. N.Y.: IEEE, 1999. P. 121.
  7. Kavvadias N., Masselos K. // Proc. Int. Conf. onApplication-Specific Systems, Architectures and Processors. Delft. 9–11 Jul. 2012. N.Y.: IEEE, 2012. P. 157.
  8. Banerjee K., Sarkar D., Mandal C. // IEEE Trans. 2014. V. CAD-33. № 12. P. 2015.
  9. Hwang E., Vahid F., Hsu Y.C. // Proc. Int. Conf. on Design, Automation and Test in Europe. Munich. 9–12 Mar. 1999. P. 7.
  10. Abdullah A.C., Ooi C.Y., Ismail N.B., Mohammed N.B. // Proc. Int. Symp. On Circuits andSystems (ISCAS). Montreal. 22–25 May 2016. N.Y.: IEEE, 2016. P. 1942.
  11. Babakov R., Barkalov A., Titarenko L. // Proc. Int. Conf. on The Experience of Designing and Application of CAD Systems in Microelectronics (CADSM). Lviv. 21–25 Feb. 2017. N.Y.: IEEE, 2017. P. 203.
  12. Clare C.R. Designing logic systems using state machines. N.Y.: McGraw-Hill Book Company, 1973.
  13. Green D.H., Chughtai M.A. // IEE Proc. E-Computers and Digital Techniques. 1986. V. 133. № . 4. P. 194.
  14. Baranov S. // Proc. Int. Conf. EUROMICRO.Vasteras. 27–27 Aug. 1998. N.Y.: IEEE, 1998. V. 1. P. 176.
  15. Jenihhin M., Baranov S., Raik J., Tihhomirov V.//Proc. Int. Conf. Latin American Test Workshop (LATW). Quito. 10–13 Apr. 2012. N.Y.: IEEE. 2012. P. 1.
  16. Ciletti M.D. Advanced digital design with the Verilog HDL. New Delhi: Prentice Hall of India, 2005.
  17. Martín P., Bueno E., Rodríguez F.J., Sáez V. // Proc. Annual Conf. IEEE Industrial Electronics. Porto.3–5 Nov. 2009. N.Y.: IEEE. P. 2811.
  18. Saha A., Ghosh A., Kumar K.G. // Proc. Int. Conf. on Advances in Science and Technology. Bangkok.19–22 Jan. 2017. Bangkok: Elsevier, 2017. P. 138.
  19. Burciu P. // J. Electrical Engineering, Electronics, Control and Computer Science. 2019. V. 5. № . 3. P. 1.
  20. Sowmya K.B., Shreyans G., Vishnusai R.T. // Proc.Int. Conf. on Communication and Electronics Systems. Coimbatore. 10–12 Jun. 2020. N.Y.: IEEE, 2020. P. 176.
  21. Salauyou V. // Proc. Int. Conf. on Dependabilityand Complex Systems. Wroclaw, Poland, June 28 – July 2. Cham: Springer, 2021. P. 391.
  22. Salauyou V., Klimowicz A. // Proc. Int. Conf. on Computer Information Systems and Industrial Management. Elk, Poland, 24–26 Sept. 2021. Cham: Springer, 2021. P. 431.
  23. Соловьев В.В. // РЭ. 2021. Т. 66. № 12. С. 1178.
  24. Соловьев В.В. Язык Verilog в проектировании встраиваемых систем на FPGA. М.: Горячая линия–Телеком, 2020.
  25. Соловьев В.В. Основы языка проектирования цифровой аппаратуры Verilog. 2-е изд. М.: Горячая линия–Телеком, 2021.

补充文件

附件文件
动作
1. JATS XML
下载
2. Fig. 1. The AMD block.

下载 (94KB)
索引源数据
3. Fig. 2. Operating device of the synchronous multiplier c.

下载 (119KB)
索引源数据
4. Fig. 3. The control device of the synchronous multiplier c in the form of a graph of a finite automaton of the Mile type.

下载 (66KB)
索引源数据
5. Fig. 4. The ASMD scheme of the c multiplication algorithm. The simulation results of the mult_c_Mealy_FSMD project in the Quartus Prime system are shown in Fig. 5. It can be seen that the multiplication of 4-bit numbers is actually performed in five clock cycles of the clk clock signal. For comparison, Figure 6 shows the simulation results of a synchronous multiplier implementing the c multiplication algorithm, which was designed using traditional technology. As you can see, the multiplication of 4-bit numbers is performed in nine clock cycles.

下载 (155KB)
索引源数据
6. Fig. 5. Simulation results of the multiplier, designed according to the ASTM D-SMD method (a) and built according to the traditional method (b).

下载 (319KB)
索引源数据
7. Fig. 6. Coefficients (number of times) of speed increase for each example in the Quartus system.

下载 (114KB)
索引源数据
8. Fig. 7. Coefficients (number of times) of speed increase for each example in the Vivado system.

下载 (105KB)
索引源数据
9. Fig. 8. Coefficients (number of times) of reducing the cost of implementation for each example in the Vivado system.

下载 (99KB)
索引源数据

版权所有 © Russian Academy of Sciences, 2024

Согласие на обработку персональных данных с помощью сервиса «Яндекс.Метрика»

1. Я (далее – «Пользователь» или «Субъект персональных данных»), осуществляя использование сайта https://journals.rcsi.science/ (далее – «Сайт»), подтверждая свою полную дееспособность даю согласие на обработку персональных данных с использованием средств автоматизации Оператору - федеральному государственному бюджетному учреждению «Российский центр научной информации» (РЦНИ), далее – «Оператор», расположенному по адресу: 119991, г. Москва, Ленинский просп., д.32А, со следующими условиями.

2. Категории обрабатываемых данных: файлы «cookies» (куки-файлы). Файлы «cookie» – это небольшой текстовый файл, который веб-сервер может хранить в браузере Пользователя. Данные файлы веб-сервер загружает на устройство Пользователя при посещении им Сайта. При каждом следующем посещении Пользователем Сайта «cookie» файлы отправляются на Сайт Оператора. Данные файлы позволяют Сайту распознавать устройство Пользователя. Содержимое такого файла может как относиться, так и не относиться к персональным данным, в зависимости от того, содержит ли такой файл персональные данные или содержит обезличенные технические данные.

3. Цель обработки персональных данных: анализ пользовательской активности с помощью сервиса «Яндекс.Метрика».

4. Категории субъектов персональных данных: все Пользователи Сайта, которые дали согласие на обработку файлов «cookie».

5. Способы обработки: сбор, запись, систематизация, накопление, хранение, уточнение (обновление, изменение), извлечение, использование, передача (доступ, предоставление), блокирование, удаление, уничтожение персональных данных.

6. Срок обработки и хранения: до получения от Субъекта персональных данных требования о прекращении обработки/отзыва согласия.

7. Способ отзыва: заявление об отзыве в письменном виде путём его направления на адрес электронной почты Оператора: info@rcsi.science или путем письменного обращения по юридическому адресу: 119991, г. Москва, Ленинский просп., д.32А

8. Субъект персональных данных вправе запретить своему оборудованию прием этих данных или ограничить прием этих данных. При отказе от получения таких данных или при ограничении приема данных некоторые функции Сайта могут работать некорректно. Субъект персональных данных обязуется сам настроить свое оборудование таким способом, чтобы оно обеспечивало адекватный его желаниям режим работы и уровень защиты данных файлов «cookie», Оператор не предоставляет технологических и правовых консультаций на темы подобного характера.

9. Порядок уничтожения персональных данных при достижении цели их обработки или при наступлении иных законных оснований определяется Оператором в соответствии с законодательством Российской Федерации.

10. Я согласен/согласна квалифицировать в качестве своей простой электронной подписи под настоящим Согласием и под Политикой обработки персональных данных выполнение мною следующего действия на сайте: https://journals.rcsi.science/ нажатие мною на интерфейсе с текстом: «Сайт использует сервис «Яндекс.Метрика» (который использует файлы «cookie») на элемент с текстом «Принять и продолжить».